Módulos de memoria DDR5 ultrarrápidos para próximos servidores

Las tasas de transferencia de datos más altas del 66 por ciento por canal de memoria deberían proporcionar servidores con módulos de memoria DDR5, que son desarrollados por la empresa coreana SK Hynix en cooperación con Intel y Renesas. Se utilizan chips de memoria DDR5 SDRAM populares de la clase de velocidad DDR5-4800. Conectados en un módulo DIMM registrado (RDIMM) para servidores, estos chips proporcionarán un total de 38,4 gigabytes de datos por segundo (38,4 GB/s).

Sin embargo, gracias a un truco llamado Multiplexer Combined Ranks (MCR), al menos los MCR RDIMM de dos rangos proporcionan tasas de transferencia de datos mucho más altas, siempre que el controlador de memoria también sea compatible con la tecnología MCR. Un chip de búfer adicional (búfer/multiplexor) en el RDIMM distribuye el acceso a dos rangos cada uno y luego los envía al controlador de memoria a una tasa de señal más alta a través del canal de memoria.

Según SK Hynix, el búfer MCR desarrollado por Renesas alcanza velocidades de señal de hasta 8 Gbits por segundo, lo que corresponde a DDR5-8000 o 64 Gb/s en el canal de memoria.

Esencialmente, la tecnología MCR continúa el concepto básico de «recuperación previa» externamente, que se ha utilizado dentro de DDR-RAM durante muchos años: varios bancos (bancos) se ejecutan en paralelo dentro de chips SDRAM. Los multiplexores de E/S en SDRAM envían estos datos secuencialmente a través del canal de memoria. Esto también funciona a la inversa cuando se escriben datos en las celdas de memoria DRAM.

En el caso de los módulos de memoria (Dual Inline Memory Modules, DIMM), la disposición es un conjunto de chips DRAM que juntos contienen 64 líneas de señal de datos: es decir, ocho chips x8 individuales con ocho líneas cada uno, 16 chips x4, o solo cuatro fichas x16. Solo se permiten chips x4 o x8 en RDIMM compatibles con JEDEC. Los RDIMM ECC para servidores con código de corrección de errores para proteger contra errores de bits contienen chips DRAM adicionales; Para DDR5 RDIMM, eso es dos por rango.

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Incluso con DDR5 RDIMM normales, los rangos individuales funcionan de forma independiente; El controlador de memoria aborda el orden deseado con la señal de selección de chip (CS#). Con MCR RDIMM, el BIOS y el controlador de memoria deben asignar las direcciones de RAM físicas de manera inteligente para que los bloques de datos se distribuyan en varios rangos. Esto se debe a que la tecnología MCR no puede acelerar los accesos consecutivos al mismo rango.

El búfer del MCR-DIMM duplica las líneas de señal de datos en dos órdenes de magnitud.

(foto: SK Hynix)

Al anunciar los módulos DDR5 MCR RDIMM, SK Hynix no reveló qué próximos procesadores de servidor de Intel podrán utilizar la tecnología MCR. El 10 de enero de 2023, Intel anunció la muy retrasada presentación del procesador Xeon Scalable Gen4 «Sapphire Rapids». La generación Xeon SP impulsará ocho canales de RAM DDR5; Por otro lado, el AMD Epyc 9004 «genovés» de la competencia tiene una docena.

Sin embargo, el Xeon SP Gen4 también estará disponible como «Xeon Max» con memoria de alto ancho de banda (HBM) directamente en la carcasa de la CPU. HBM también puede funcionar con DDR5 RDIMM y actuar como un búfer rápido (caché). AMD, a su vez, está planeando variantes de Genoa-X con caché L3 apilada.

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Eliseo Cardenas

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